锁相环：需要打破整数关系吗？

Alexander Chenakin, Anritsu Company, Morgan Hill, Calif.

理想的频率合成器最好具有宽带和精细的频率分辨率，使设备能够满足许多潜在的应用需求。除了频率覆盖范围和分辨率之外，相位噪声和毛刺也是关键参数，它们对系统分辨小振幅信号的能力构成了最终限制。频率覆盖范围广、步长小、频谱纯净度高，这些要求是现代频率合成器发展的主要驱动力¹。

合成器特性

几十年来，间接锁相环（PLL）合成器是最常见、最流行的技术²。时至今日，PLL 架构仍占主导地位。通用单回路锁相环的结构如图1 所示。它包括一个可调压控振荡器（VCO），可在所需频率范围内产生信号。相位检测器的另一个输入是一个参考信号，它被划分为一个理想的步长。相位检测器比较两个输入端的信号并产生误差电压。经过滤波和可选的放大后，该电压会使 VCO 产生回转，直到获得由以下公式给出的锁定频率：ƒ_OUT= N ƒ_PD，其中 ƒ_PD是相位检测器输入端的比较频率。因此，通过改变分频系数 N，可以以等于 ƒ_PD的离散频率步长实现频率调整。

图1 单回路 PLL 合成器功能图

PLL 合成器的主要优势在于环路固有的低通滤波器功能所带来的出色的脉冲抑制能力。需要注意的是，如图2 所示，杂散脉冲位于相位检测器比较频率的倍数处，很容易被滤除。不过，这种简单的 PLL 合成器也存在各种限制和折衷。对合成器性能的主要影响是，要提供分辨率高的高频输出，就必须采用较大的分频比。请注意，由 PLL 元件产生的任何噪声都会以 20logN 的速率衰减，其中 N 为分频比。在以小步长运行的传统整数N PLL 中，分频比很大，因为步长必须等于相位检测器的比较频率。因此，会出现明显的相位噪声衰减。因此，这种简单的单回路架构存在相互矛盾的设计目标。

图2 PLL 脉冲位于相位检测器比较频率的倍数处。

分数 N 合成器使用分数分割比来打破频率分辨率与其他特性之间的耦合。这样就能在给定步长的情况下获得更高的比较频率。通过交替使用两个或两个以上的分频比，例如 N 和 N+1，并在一定周期内平均输出频率，就可以实现分数比。

了解这一过程的另一种方法是计算在给定时间间隔内由这种复合分频器输出的脉冲数。平均分频系数将介于 N 和 N+1 之间，具体取决于每个分频器处理的脉冲数。与这种方案相关的最大问题是，N 分频器输出端的瞬时频率并不恒定。分频系数的突然变化会导致相位不连续，从而在相位检测器输出端产生电压毛刺。由于分频变化是以相同的速率周期性发生的，因此在合成器的输出频谱中表现为离散的毛刺。此外，这些毛刺与相位检测器比较频率的整数关系并不一致，可能在环路滤波器带宽之内。这种情况如图3 所示。

图3 分数 N 脉冲可位于 PLL 环路带宽内。

直接数字合成器（DDS）是另一种有效的解决方案，可提供非常精细的频率分辨率，而不会受到相位检测器比较频率降低的标准影响。如图4a 所示，直接数字合成器可用作精细分辨率的高频基准，也可用作分数分频器，如图4b 所示。虽然 DDS 具有出色的频率分辨率，但其杂散电平通常很高，而且不符合整数关系。此外，由于 PLL 倍增机制，杂散电平会进一步降低。虽然图4 中的两种方案看起来不同，但它们对 DDS 杂散的影响类似。在这两种情况下，VCO 输出频率和相位检测器比较频率之间的比值定义了整体环路分频系数。

图4 (a) DDS 作为 PLL 合成器中的高频基准。(b) DDS 作为 PLL 合成器中的分数分频器。

如图5 所示，通过在合成器反馈路径内进行频率转换（混频），合成器的主要特性可以得到显著改善。其原理是利用混频器和偏移频率源将 VCO 输出转换为更低的频率。在特定情况下，例如工作频率范围较窄时，可以取消反馈分频器。在这种情况下，环路分频系数等于 1，不会出现相位噪声衰减。然而，由于混频器的互调产物，插入混频器会带来另一种脉冲产生机制。不幸的是，这些脉冲串也不遵循整数关系。它们也可能落在环路滤波器带宽内，这意味着环路滤波器无法过滤它们。

图5 混频可提高 PLL 性能。

如图6 的一般框图所示，可以使用分频器和/或乘法器从标准高频可变基准中获取单个偏移信号³。在该框图中，混频器 M₁至 M_i将 VCO 输出信号转换为相位检测器比较频率 F₀，等于合成器步长。比较频率和混频器 LO 信号分别通过分频比为 D₁至 D_i的分频器和乘法系数为 C₁至 C_i的乘法器，从通用、高稳定性和低相位噪声参考信号中产生。

图6 PLL 反馈路径中的混频器链

相位检测器比较两个输入端的信号并产生误差电压，从而将 VCO 的频率调整到等式 1 给出的锁定频率：

经过简单运算，结果如公式 2 所示：

由于所有除法和乘法系数都是整数，我们可以把 ƒ 写成公式 3：

其中N=D₁D₂...D_i-1D₁C_i±D₁D₂...D_i-1C_i-1±...±D₁D₂C₂±D₁C₁±1，为整数。

通过在合成器环路中插入一个额外的粗调分频器，利用可编程的分频比 N，可以选择所需的输出频率。分频器环路提供了一个简单可靠的机制，可将 VCO 预调至正确的频率。然后，开关关闭分频器反馈路径并连接混频器链，以确保不会出现相位噪声衰减。这种方法的一个基本特征是混频器不会在合成器环路带宽内产生不需要的产物。每个混频器的输出都包括许多乘积，其中包括混频器射频和低频信号的基波及其谐波，以及射频和低频信号的和、差及其谐波。这种关系见公式 4：

对于混频器 M_i，可以写成公式 5：

假设所有系数都是整数，则混合器乘积由公式 6 得出：

其中 k 为整数。同样，可以证明混频器链产生的所有谐波和互调产物都是相位检测器频率 F₀的倍数，而 PLL 环路滤波器可以轻松地滤除这些谐波和互调产物。

此外，通过在反馈路径中插入一个倍频器而不是分频器，可以进一步降低 PLL 的残余噪声。图7 的功能框图描述了这种结构。将乘法器置于 PLL 中，可以以 20logN 的比率抑制相位噪声，其工作方式与分频器正好相反。

图7 在 PLL 反馈路径中插入乘法器。

构建 PLL

一般来说，构建 PLL 有三种基本情况。具体如下：

·       N>1：PLL 环路内的分频器（残余相位噪声在 20logN 时会降低）

·       N=1：PLL 环路内无分频（不会降低残余相位噪声）

·       N<1： PLL 环路中的频率乘法器（残余相位噪声在 20logN 时得到改善）。

因此，所提出的方案可将 20logN 基本规则之外的相位噪声衰减降至最低。这就保持了整数关系和锁相环出色的杂散抑制能力。我们还需要打破整数关系吗？如果设计需要无限小的尺寸，那么是的，必须通过引入分数 N 或 DDS 技术来打破整数关系。不过，在这种情况下，应在相对较小的频带内进行，以填补频率规划中的空白。这无疑有助于优化结构，并有效利用其他技术（如频率上变频后的分频），最大限度地减少额外的杂散干扰。需要注意的是，可用参考源的相位噪声仍然会限制合成器的相位噪声。因此，在任何频率合成器架构中，拥有尽可能低噪声的参考源都是至关重要的。

结语

本文所介绍的原理可以帮助现代 PLL 合成器的设计：

·       使用 N 整数技术，利用 PLL 滤波功能实现高效的杂散抑制

·       在环路内使用多重转换，最大限度地减少相位噪声和杂散衰减，同时保持所有相位检测器和混频器产品的整数关系

·       在环路内使用频率倍增，以进一步抑制相位检测器噪声

·       用尽可能小的带宽在单点上打破整数关系，同时采用额外的杂散抑制技术。

安立公司的 Rubidium™ 信号发生器就采用了这些原理。该设备在 10 GHz 输出和 10 kHz 偏移时的相位噪声优于 -140 dBc/Hz，并具有出色的杂散性能。^4,5利用更好的参考源（如蓝宝石负载空腔振荡器或光电方法）还可以进一步改进。

参考文献（略，见英文原文）

注：本文用软件翻译经人工快速校对，仅供参考，请以英文原文为准：www.microwavejournal.com/articles/43887