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TechnicalFeature 技术特写

射频波束成型器 前端
数字处理 混合信号 IF-RF转换
LO
DUC D/A 子阵列面板1
DUC
数字波束成型器 N:基带信道的数量 1:M/N M:N
A/D

DUC
DUC D/A
A/D
子阵列面板N

CMOS
SiGe-BiCMOS
GaAs-/GaN
图14：采用混合波束成型的有源阵列。

波束成型器RFIC中。相反，如果前端采 元的数量越来越少，
50 35
用GaN技术，则实现相同EIRP所需的信 每个信道的P AVE 越来 45 EIRP = 65 dBm
道数减少到1/8至1/16。 越高，且P DISS 被优化 40 f = 28 GHz
系统功耗 到波束成型增益开始 35 GaN y/2 = 5.4 mm
e max = 90%
对于可实现64dBm EIRP的阵列， 快速下降，同时保持 30 4πe max D array 2 25
图16分析了波束成型器加前端的总P DISS EIRP迅速提升的那 每个单元的平均Tx功率(dBm) 25 阵列增益≈ y 2 20
20
与每个子阵列面板的有源单元数量之间 一点。功耗曲线的小 15 GaAs
的关系。因为误差向量幅度（EVM）决 幅变化代表前端从单 10 15
30 天线阵列增益(dBi)
定了前端可实现的功率回退和效率，所 级设计过渡到二级和 5 SiGe
以图中显示了对应于不同EVM水平的 三级设计以提供足够 0 32 64 96 102410
P DISS 。我们假设每个波束成型器分支的 增益的位置。随着级 128 256 512

有源单元的数量
功耗为190mW，即市场上核心波束成型 数的递增，效率开始 图15：优化RFFE技术与阵列大小的关系。
6
器的典型功耗。 图中最右边的系统代表 下降，而功耗开始增
完全采用SiGe的解决方案，该解决方案 加。 或成本，因此勘称最佳选择。然而，如
采用512个单元，每个单元的输出功率为 具有大约128个单元和一个二级 果我们设法优化P DISS 预算低于100W时的
2dBm，功耗约为100W。从右到左，单 14dBm输出PA（24dBm P 1dB ）的阵列专 成本、复杂性和产量，最好选择48至64
用于优化系统P DISS ，且无需考虑复杂性 个采用三级GaN PA且平均输出功率为20

54 Microwave Journal China 微波杂志 Mar/Apr 2018